intel10nm8大優勢
从此前的规划来看,+++所要实现的应该是晶体管性能较大程度的提升。 说个题外话,这张图中提到了backport(向前移植)。 意思是指以某一个节点做芯片设计,但在工艺延迟的情况下可考虑将其移植到旧版的++节点。
不过代与代之间+和++的传统不变(注意图中的10nm,有个+++),而且当代节点在技术上会部分借鉴上一代的++节点相关优化技术。 intel10nm 在2010年的投资者会议上,Intel预想10nm将在2015年到来,2017年就该上7nm了。 但现实是骨感的,后来Intel修正了计划,有份比较正式的修正版路线图提到2018年14nm工艺收尾,2019年进入10nm时代;并在随后两年更新10+和10++工艺,2021年让初代7nm工艺与10nm++工艺并存。
intel10nm: 单元库
就标准单元(Std Cell)的设计,供电通常是由 EDA 工具去搞定的,这肯定是比手动布置要快多了。 但在晶体管密度提升的情况下,Intel 就需要和 EDA 工具提供商合作,将电力输送应用到 block 级别,以及不同的单元排列。 前面提到 MOL 层还有个下层级,下层有单独的 contact,连接到晶体管之上的接合点(好像包含了前文提到的 gate contact)。 在体积缩减的过程里,会产生“肖特基势垒(Schottky barrier)”,也就是电阻增加。 但实际上,即便是这个公式也并不能真正彻底反映晶体管密度。 典型的比如 SRAM 单元,即处理器的 cache 部分,占到了 die 的最大一部分。
- 目前對於節點的命名(也就是我們常說的「幾奈米」)是以半導體上最小的零組件尺寸為基礎,雖然說就廣義上來說代表示技術演進的世代,但就算是這些零組件本身,也會因為結構和技術,而在性能上有著差異。
- 除了10SF之外,前文也提到Intel规划中还有个10nm Enhanced SuperFin。
- 对于fab而言,在同一代工艺节点内周期性更新是个传统。
- 由 Intel 3 再往後,Intel 便將進入「埃」時代。
- 规划中今年下半年要发布的第12代酷睿Alder Lake(以及面向服务器的Sapphire Rapids,还有独立出来的Xe GPU)则将采用再次迭代的10nm Enhanced SuperFin(10ESF)工艺。
- 所以 Intel 此前还表示,除了标晶体管密度之外,还应当标 SRAM 单元尺寸。
有关其中的第三点,gate pitch增加从直觉上来看,应该会引起对应单元的晶体管密度下降。 在14nm时代,14++的晶体管密度就低于14nm原本的工艺,属于常规操作(注意:晶体管并不是均匀分布的,要了解晶体管密度的概念,仍建议阅读本文的上篇)。 今年第11代酷睿Tiger Lake全面推向市场,实则已经属于上述10nm工艺的又一次迭代(而且极有可能在此期间内还存在内部迭代)。 从增加+号的直觉来看,在我们外人看来它应该属于10nm++,或者第三代10nm。 intel10nm 两个加号也在2020年的一段时间内被Intel官方钦定过,不过对于10nm后缀的加号数量在这一时期也出现过混乱,无论是媒体还是Intel自己。 对于fab而言,在同一代工艺节点内周期性更新是个传统。
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Fin 数量不同,单元高度就不同;对于更高的性能而言,更多的 fin 就支持更高的驱动电流,即以功耗和面积为代价。 下面这张图是 WikiChip 呈现这三种库功耗与性能方面的关系的。 这三种单元库的密度自然也是不同的,Intel 列出的 100.8 MTr/mm²,指的其实是 HD 高密度库(单元高 272nm,8 fins)。 其他两种单元库的密度分别为:HP(高性能)单元库密度 80.61 MTr/mm²(单元高 340nm,10 fins);UHP(超高性能)单元库晶体管密度 67.18 MTr/mm²(单元高408nm,12 fins)。 恰巧 Intel 也在 8 月的 Arch Day 2020 举办线上活动——是以闭门的形式。 会上的重点内容自然就是 Tiger Lake 处理器(Willow Cove 核心)还有 Xe 图形处理器了。
目前對於節點的命名(也就是我們常說的「幾奈米」)是以半導體上最小的零組件尺寸為基礎,雖然說就廣義上來說代表示技術演進的世代,但就算是這些零組件本身,也會因為結構和技術,而在性能上有著差異。 這使得 Intel 的 10nm 技術有著雖然與他廠 7nm intel10nm 類似的性能表現,但在紙面上看起來就是差了一個世代。 所以实际上更多人知道的第10代酷睿Ice Lake应用的那个10nm,已经是Intel第二代10nm了,前期Intel有将其称作10nm+的记录。 但2018年底的Architecture Day上,Intel默默把+号去掉,将其改称10nm。
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Intel的7nm芯片产品真正要等到2023年——这比起原计划还是晚了相当多的。 第 4 層就是 1mm Z-height 的 2 x 4GB LPDDR4X 記憶體。 intel10nm 不过这部分我们就放到下篇去说吧,感觉这篇文章的长度有点过长了——突然又觉得,就当代成熟的10nm来看,下篇大概才更有价值吧,这个上篇就算是个历史回顾了。
其中L1 cache最接近处理器核心,数据存取最快,容量也最小;接着是L2 cache,容量比L1 cache大很多,但速度会稍慢;L3是此类处理器的最后一级缓存系统(LLC),容量最大,但速度也最慢。 实际上,直到刚刚才发布的Tiger Lake-H45,才能感觉出Intel 10nm可能真正走出了14nm的阴影,CPU的高频、多核;芯片外围资源、产量基本都跟上了。 从Cannon Lake至今,伴随10nm走向成熟的,是Intel可能同时还在经历历史上最不如意的一个时间段。 不过在Intel对工艺路线的常规规划里,工艺的首次正经迭代,本来就可能在性能方面不及上代的++工艺。 比如Intel早年发布的上图中,左边这张图的纵轴代表晶体管性能,规划中的10nm初期其实就明显不及14++,甚至10+也只是相对持平。 一方面第10代酷睿移动处理器相当罕见地出现了两种版本,14nm和10nm并行(虽然8代也颇为奇葩);另一方面,10nm版的10代酷睿处理器CPU核心频率只能达到4.0GHz附近——虽然架构令其IPC提升多达18%,但因频率拉跨抵消了这部分提升,实际性能也就没什么看头了。
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BKM更新表现在市场宣传中,在Intel这边就常见增加+号的形式。 即便是10nm工艺,Intel也花了好大的力气才令其在今年真正走向成熟——而且后文还会提到,严格来说10nm历经了绝对不止两代的更新;7nm的延后也已经众所周知了。 Intel的节点命名方式不像台积电和三星那么激进(还有最近那个颇具三星特色的IBM 2nm…)。 前天Intel发布了11代酷睿移动标压版处理器Tiger Lake-H45,当属近两年来在AMD面前真正扬眉吐气了一把。 今年的11代酷睿移动版都用上了Intel最新的10nm SuperFin制造工艺。 剛剛才知道 10nm CPU 突然於今年推出市場,介紹 7nm 可能有點言之過早。
Fin 宽度则从 8nm 降至 7nm——看看,在 10nm 工艺下其实是有某个参数在 10nm 以下的。 Intel 工艺节点密度,数据来自 AnandTechIEDM 2018 大会上,Intel 针对更早的工艺,又给出了一些不同的晶体管密度数字。 应该就是针对老版工艺,重新采用 Intel 提出的这种计算方法。
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鉴于Intel极度依赖尖端工艺——这一点和台积电和三星还不大一样,制造工艺的落后致企业内部发生震荡。 IDM 2.0计划主要包括1.仍坚持自主制造不动摇;2.与外部foundry合作;3.自家foundry提供更“认真的”代工服务。 加上如今的x86阵营整体面临前所未有的冲击,摆在Intel现任CEO Pat Gelsinger面前的这条路,可比当年看来也相当不妙的奔腾4时代要艰险多了。
Intel理想中对工艺迭代的节奏规划很明了:每2-3年一代工艺(一个节点),且在这2-3年里推工艺改良,所以会有个+和++。 在每一层布局金属线,与打造 fin 和沟槽什么的还是不一样的。 每个单元的电桩(power stub)通常在角落位置,通过 Metal 1 层,把单元连接到 Metal 2 层。 所以电桩原本是与单元处在同一个级别的,也就是所谓的 cell intel10nm level 。
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一言蔽之,单就超高密度单元的晶体管密度而言,Intel 10nm与台积电7nm可认为是同代工艺。 上篇已经详述了Intel初代10nm工艺是怎么回事,除了建议阅读上篇外,此前我们还撰写过有关台积电、三星和7nm和5nm的文章,都可作为本文的前序文章做阅读。 因此本文将不再针对晶体管制造工艺的某些基础知识做科普。 因此 Ice Lake 才算是首批大量生產的 10nm CPU ,象徵 Intel 終於脫離 14nm++++ 魔咒,邁向 10nm 新時代。 據 Intel 描述為筆電之用,估計稱為 Ice Lake-U 系列,會在下個月( 6 月)開始出貨給 intel10nm OEM 筆電廠商,到年末 11 – 12 月就會看到 Ice Lake-U 的筆電開售。