pcie詳細資料
一个例子是一个×16插槽可以运行×1、×2、×4、×8、×16的卡，当运行×4卡时只提供4条通道。 其规格可以读为“×16（×4模式）”，而“×size @×速度”符号（“×16 @×4”）也是常见的。 优点是这样的插槽可以容纳更大范围的PCI Express卡，而不需要主板硬件来支持全传输速率。 Thunderbolt由英特尔和苹果公司共同开发，作为将DisplayPort端口组合在一起的通用高速接口，最初旨在成为全光纤接口，但由于创建消费者友好的光纤互连大多数早期实现是混合铜纤维系统。 一个显着的例外，Sony VAIO Z VPC-Z2使用带有光学组件的非标准USB端口连接到外置PCIe显示适配器。 苹果一直是2011年Thunderbolt采用的主要动力，尽管其他几家供应商已经宣布推出具有Thunderbolt的新产品和系统。
PRSNT1#和PRSNT2#引脚必须稍短于其他引脚，以确保热插拔卡完全插入。 WAKE#引脚使用全电压唤醒计算机，但必须从备用电源拉高以指示卡是可以唤醒。 但是PCI Express flash是否从根本上影响了整个行业以及是否对典型的数据中心具有吸引力仍然值得讨论。 固态存储技术具有两面性，IT企业对新挑战还是抱有谨慎的态度。 但是没人会否认PCIe不论是在缓存还是在主存里提升的优越性能。 1、重点是PCI Express总线频率提升：每条串行线路的数据传输率从2.5Gbps翻番至5Gbps，带宽也随之翻倍。
pcie: PCIEPCIe 1.0a
PCI Express电接口也用于各种其他标准，最值得注意的是作为笔记本电脑扩展卡接口的ExpressCard以及作为计算机存储接口的SATA Express。 PCIe交由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”，简称“PCI-e”。 它的主要优势就是数据传输速率高，而且还有相当大的发展潜力。 PCI-Express是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。 大部分新型的AMD或NVIDIA顯示卡都使用PCIe標準。
- 串行协议永远不会被阻止，所以延迟仍然与具有专用中断线的常规PCI相当。
- PCI Express存储设备可实现AHCI逻辑接口以实现向后兼容，还可实现NVM Express逻辑接口，通过利用此类设备提供的内部并行性提供更快的I / O操作。
- 只要提供较大物理槽所需的地面连接，则物理尺寸较大（例如×16）的槽可以更少的通道连线（例如，×1，×4，×8或×12）尺寸。
- 除了发送和接收由事务层生成的TLP之外，数据链路层还生成并消耗DLLP，数据链路层数据包。
- PCIe保證了相容性，支援PCI的作業系統無需進行任何更改即可支援PCIe總線。
- 128b / 130b编码依赖于加扰来限制数据流中相同数字串的运行长度，并确保接收机保持同步到发射机。
- 大部分新型的AMD或NVIDIA顯示卡都使用PCIe標準。
例如，单通道PCI pcie Express（×1）卡可以插入多通道插槽（×4，×8等），初始化周期自动协商最高相互支持的通道数。 该链接可以动态地自动配置自己，以便使用较少的通道，在存在不良或不可靠的通道的情况下提供故障容限。 PCI Express标准定义了多个宽度的插槽和连接器：×1，×4，×8，×12，×16和×32。
pcie: PCIEPCIe意义
这些视频卡需要一个PCI Express×8或×16插槽，用于通过支持8个PCIe通道的VHDCI连接到Plex的主机侧卡。 PCI Express在消费者，服务器和工业应用中运行，作为主板级互连（连接主板外围设备），无源背板互连以及作为附加板的扩展卡接口。 实际上，链路上的未确认TLP的数量受到两个因素的限制：发射机的重播缓冲区的大小（必须存储所有发送的TLP的副本，直到远程接收机确认它们），以及流量控制接收机发给发射机的信用。 pcie pcie PCI Express要求所有接收者发出最少数量的信用，以保证一个链路允许发送PCIConfig TLP和消息TLP。
現在英特爾和AMD已採用單晶片組技術，取代原有的南橋／北橋方案。 Yanes去年宣布，PCIe 4.0将在今年年初推出。 现在，由于测试问题，“我认为在循环推出之前的第三季度会更多，”他说。 2018年6月，SD协会已经基本完成了全新一代SD 7.0标准规范的制定工作，计划在2018年6月26-28日上海举办的MWC大会上正式公布。 EMC公司最近更新的缓存策略巩固了固态PCI Express在服务器中的地位，并将和其他IT厂商一起为提升企业数据存储的效率扮演重要的角色。 该技术与Intel、IBM等业界巨头合作开发，可让图形处理单元、加密处理单元等协处理器更好地与中央处理器紧密相连。
pcie: 資料鏈路層
PCIe對於ACK有所規範，在收到TLP封包之後，在一定時間內必須回應ACK，也就是ACK延遲（ACK pcie Latency）的等待時間。 因應ACK/NAK流程的需要，必須實作出重新播送緩衝器（Replay Buffer）。 PCIe保證了相容性，支援PCI的作業系統無需進行任何更改即可支援PCIe總線。 PCI Express，簡稱PCI-E，官方簡稱PCIe，是電腦匯流排的一個重要分支，它沿用既有的PCI編程概念及訊號標準，並且構建了更加高速的串行通信系統標準。 由於PCIe是基於既有的PCI系統，所以只需修改實體層而無須修改軟體就可將現有PCI系統轉換為PCIe。 它作为每个传输的TLP的唯一标识标签，并被插入到出站TLP的头部。
關於此有不少評論，但最基本的原因是它對於軟體開發者完全透明——為PCI所設計的作業系統可以不做任何代碼修改來啟動PCIe裝置。 pcie 各類網卡、音效卡、顯示卡，以及當下的NVMe固態硬碟都使用了PCIe標準。 PCIe擁有更快的速率，所以幾乎取代了以往所有的內部匯流排（包括AGP和PCI）。
pcie: PCIE物理层
到了PCIe 3.0，採用128B/130B代碼方式，僅占用1.538%的總頻寬。 有些協定（如SONET）使用另外的編碼結構如「不規則」在資料流中嵌入時鐘資訊。 PCIe的特性也定義一種「不規則化」的運算方法，但這種方法與SONET完全不同，它的方法主要用來避免資料傳輸過程中的資料重複而出現資料散射。 第一代PCIe採用2.5GT/s單訊號傳輸率，PCI-SIG計劃在未來版本中增強到5~10GT/s。
PCIe物理层（PHY，PCIEPHY，PCI Express PHY或PCIe PHY）规范分为两个子层，对应于电气和逻辑规范。 逻辑子层有时被进一步划分为MAC子层和PCS，尽管该划分不是PCIe规范的正式部分。 英特尔公布的PCI Express（PIPE）PHY接口（58）定义了MAC / PCS功能分区以及这两个子层之间的接口。 PIPE规范还标识了物理介质连接（PMA）层，其中包括串行器/解串器（SerDes）和其他模拟电路;然而，由于SerDes实现在ASIC供应商之间差异很大，PIPE没有指定PCS和PMA之间的接口。 2022年1月27日，Rambus全球首个发布了完全符合PCIe 6.0的控制器，支持全部新特性，主要面向高性能计算、数据中心、人工智能与机器学习、汽车、物联网、国防、航空等高精尖领域。 该控制器支持PCIe 6.0 64GT/s传输数据率，x1通道即可带来8GB/s的单向物理带宽(相当于PCIe 4.0 x4)，x16则高达256GB/s，双向就是512GB/s。
pcie: PCIE
这取决于主机支持和设备类型的所需级别，由M.2主机或设备的制造商决定要支持哪些接口。 作为参考，使用四路（×4）的PCI-X（133MHz 64位）设备和PCI Express 1.0设备具有大致相同的峰值单向传输速率为1064MB / s。 在多个设备同时传输数据的情况下，或者与PCI Express外设的通信是双向的情况下，PCI Express总线具有比PCI-X总线更好的性能。 PCI Express位于中间的某个地方，以设计为目标，作为系统互连（本地总线），而不是设备互连或路由网络协议。 此外，其软件透明度的设计目标限制了协议并稍微提高了其延迟。
第二代提供有效的每秒每通道每个方向8.0吉比特的原始带宽。 2022年6月22日，发布和维护 PCIe 标准的联盟 PCI-SIG 宣布推出最新一代 PCIe 规范 PCIe 7.0 或 PCIe Gen 7 。 最新一代 PCIe 带宽翻了一番，在一条通道 上单向实现 128GT / s 或 128Gbps 总吞吐量。 综上所述，在 PCIe x16 插槽上，与独立显卡一样，双向总理论吞吐量为 512GB / s。 同时，通常与 x4 PCIe 插槽配对的 NVMe SSD 可提供高达 64GB / s 的单向速度。 标准电缆和连接器已定义为×1，×4，×8和×16链路宽度，每个通道的传输速率为250 MB / s。
pcie: PCIE串行总线
串行接口不会出现定时偏移，因为每个通道中每个方向只有一个差分信号，并且由于时钟信息嵌入在串行信号本身中，所以没有外部时钟信号。 pcie 在数字视频中，常用的例子有DVI，HDMI和DisplayPort。 PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量等功能。
如果接收的TLP通过LCRC检查并具有正确的序列号，则被视为有效。 链路接收器增加序列号（跟踪最后接收的良好TLP），并将有效的TLP转发到接收者的事务层。 ACK消息被发送到远程发射机，指示TLP被成功地接收（并且扩展了所有具有过去序列号的TLP）。
pcie: PCIE群集互连
PCI Express採用分離交換（資料提交和應答在時間上分離），可保證傳輸通道在目標端裝置等待傳送回應資訊傳送其它資料資訊。 控制规范的PCI-SIG官员在五年前就谈到了他们的第四代计划，并表示版本4.0将于2015年到期。 现在，新的延迟，加上大数据，互联网的最新趋势物联网和移动计算领域正在推动数个顶尖IT厂商采用新的数据瓶颈方法。 PCI Express 3.0是企业计算的记忆，微处理器，网络和存储之间的通信的主要标准，但它正面临新的竞争，因为其即将到来的重大更新是一些最重要的观察者所压倒的。 只要提供较大物理槽所需的地面连接，则物理尺寸较大（例如×16）的槽可以更少的通道连线（例如，×1，×4，×8或×12）尺寸。
在大多数这些系统中，PCIe总线与一个或多个传统PCI总线共存，以便与大量传统PCI外设的向后兼容。 在接收端，接收的TLP的LCRC和序列号都在链路层中被验证。 如果LCRC检查失败（指示数据错误）或序列号超出范围（从上一次有效接收到的TLP不连续），则坏TLP以及在坏TLP之后接收的任何TLP，被认为是无效和被丢弃。 接收方向无效TLP的序列号发送一个否定的确认消息（NAK），请求重新发送该序列号的所有TLP。
pcie: PCIE2.0升级部分
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